Robuste Leiterplattendesigns: Mindestabstände sorgfältig einplanen

Author: Saar Drimer / Published on: 24 April 2025

Autor: Saar Drimer

Als ich unsere Produktion in Eger besuchte, fragte ich den Chef der Leiterplattenfertigung József Lengyel und sein Team, was die zehn häufigsten Probleme mit den von Kunden gelieferten Daten sind, die tagtäglich auftreten. Die Antwort kam einstimmig und ohne Zögern: Designs, die die strengsten Designregeln auf der gesamten Leiterplatte anwenden, anstatt nur an den Stellen, wo es unbedingt erforderlich ist. Dann fragte ich, was die anderen neun Probleme seien und erhielt eine überraschende Antwort: Mindestabstände übermäßig beansprucht!

Designregeln: Eine Größe passt nicht für alles

Wenn wir Entwickler ein Layout erstellen, konzentrieren wir uns in der Regel zunächst auf die komplexen Bauteile – Fine-Pitch-QFNs, BGAs, Platzierung der Steckverbinder usw. Diese Bauteile definieren die engsten Leiterbahnbreiten und Leiterbahnabstände, mit denen wir arbeiten können, und bestimmen letztendlich die Fertigungskosten. An einem bestimmten Punkt sehen wir uns die Mindestabstände der Leiterplattenhersteller – Leiterbahn zu Leiterbahn, Pad zu Leiterbahn usw. – für unsere Leiterplatte an und stellen die DRC des EDA-Tools entsprechend ein.

Diese Einstellungen werden in den meisten Fällen durchgängig angewendet. Das bedeutet, dass diese Mindestabstände auf der gesamten Leiterplatte angewendet werden – auch dort, wo viel Platz vorhanden ist, und nicht nur dort, wo sie erforderlich sind.

Als Designer gehen wir davon aus, dass dies kein Problem ist, da wir für diese Einstellungen für die gesamte Leiterplatte bezahlen und der Hersteller sich daher darum kümmern kann und sollte. Es stellt sich jedoch heraus, dass das sowohl für den Hersteller als auch für den Designer ein Problem wird.

Mindestabstände übermäßig beansprucht schafft Probleme

Für den Hersteller gibt es nun viel mehr potenzielle Fehlerquellen auf der gesamten Leiterplatte, die er identifizieren, prüfen, optimieren und möglicherweise als Probleme an den Designer melden muss, was zu Verzögerungen führt. Dann kommt die Realität der Fertigung ins Spiel: Mit kleineren Abständen steigt die Anzahl der Fehler. Dies wirkt sich letztendlich auf die Fertigungszeiten und -kosten aus und erhöht, wenn man den gesamten Vorgang betrachtet, die Kosten für alle Beteiligten.

Für den Designer können diese kritischen Stellen später in der Serienfertigung zum Problem werden: Die Herstellung von drei Leiterplatten ist etwas ganz anderes als die Produktion von 3.000! Der Wechsel zu einem anderen Hersteller ist ein weiterer potentieller Konfliktpunkt, da dieser möglicherweise nicht so gut mit diesen Problemen umgehen kann, wie der vorherige oder andere Entscheidungen bei kleineren Problemen trifft. All dies kann dazu führen, dass sich die Ausschussquote erhöht und die Qualität sinkt, was höhere Kosten und Lieferverzögerungen zur Folge hat.

Hier ist also der Tipp für robuste Leiterplattendesigns:

Verwenden Sie die kleinsten DRC-Einstellungen nur dort, wo es unbedingt notwendig ist und lockern Sie sie an allen anderen Stellen. Einige EDA-Tools machen dies nicht ganz einfach, aber es gibt in der Regel eine Möglichkeit, sie anzupassen.

In jedem Fall sollten wir es mit Mindestabständen genauso handhaben wie die Anzahl der Lagen und die Anzahl der Bauteiletypen oder die BoM-Positionen: weniger ist mehr! Das macht Sie zu einem besseren Leiterplattendesigner. Und als Bonus werden Sie von den Leiterplatten- und Baugruppenfertigern geschätzt und bevorzugt.

Charakteristischer Fehler im Leiterbild bei der Prüfung mit dem AOI-System: Die Wahrscheinlichkeit, dass dieser Fehler auftritt steigt mit geringerem Abstand zwischen den Leiterbahnen.

Vielen Dank an Geert Willems (imec, EDM Forum) für seine Kommentare zu den Entwürfen dieses Artikels.